| 1 | // RUN: %clang_cc1 -triple hexagon -target-cpu hexagonv66 -target-feature +hvxv66 -target-feature +hvx-length64b -emit-llvm -o - %s | FileCheck %s |
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| 2 | // REQUIRES: hexagon-registered-target |
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| 4 | // CHECK-LABEL: @test1 |
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| 5 | // CHECK: call i32 @llvm.hexagon.M2.mnaci(i32 %0, i32 %1, i32 %2) |
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| 6 | int test1(int rx, int rs, int rt) { |
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| 7 | return __builtin_HEXAGON_M2_mnaci(rx, rs, rt); |
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| 8 | } |
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| 10 | // CHECK-LABEL: @test2 |
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| 11 | // CHECK: call double @llvm.hexagon.F2.dfadd(double %0, double %1) |
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| 12 | double test2(double rss, double rtt) { |
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| 13 | return __builtin_HEXAGON_F2_dfadd(rss, rtt); |
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| 14 | } |
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| 15 | |
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| 16 | // CHECK-LABEL: @test3 |
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| 17 | // CHECK: call double @llvm.hexagon.F2.dfsub(double %0, double %1) |
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| 18 | double test3(double rss, double rtt) { |
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| 19 | return __builtin_HEXAGON_F2_dfsub(rss, rtt); |
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| 20 | } |
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| 21 | |
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| 22 | // CHECK-LABEL: @test4 |
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| 23 | // CHECK: call i32 @llvm.hexagon.S2.mask(i32 1, i32 2) |
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| 24 | int test4() { |
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| 25 | return __builtin_HEXAGON_S2_mask(1, 2); |
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| 26 | } |
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| 27 | |
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| 28 | typedef long HEXAGON_VecPred64 __attribute__((__vector_size__(64))) |
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| 29 | __attribute__((aligned(64))); |
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| 30 | typedef long HEXAGON_Vect512 __attribute__((__vector_size__(64))) |
|---|
| 31 | __attribute__((aligned(64))); |
|---|
| 32 | typedef long HEXAGON_Vect1024 __attribute__((__vector_size__(128))) |
|---|
| 33 | __attribute__((aligned(128))); |
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| 34 | |
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| 35 | // CHECK-LABEL: @test5 |
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| 36 | // CHECK: call <16 x i32> @llvm.hexagon.V6.vaddcarrysat(<16 x i32> %{{[0-9]+}}, <16 x i32> %{{[0-9]+}}, <512 x i1> %{{[0-9]+}}) |
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| 37 | HEXAGON_Vect512 test5(void *in, void *out) { |
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| 38 | HEXAGON_Vect512 v1, v2; |
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| 39 | HEXAGON_Vect512 *p; |
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| 40 | HEXAGON_VecPred64 q1; |
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| 41 | |
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| 42 | p = (HEXAGON_Vect512 *)in; |
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| 43 | v1 = *p++; |
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| 44 | v2 = *p++; |
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| 45 | q1 = *p++; |
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| 46 | |
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| 47 | return __builtin_HEXAGON_V6_vaddcarrysat(v1, v2, q1); |
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| 48 | } |
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| 49 | |
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| 50 | // CHECK-LABEL: @test6 |
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| 51 | // CHECK: call <16 x i32> @llvm.hexagon.V6.vrotr(<16 x i32> %{{[0-9]+}}, <16 x i32> %{{[0-9]+}}) |
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| 52 | HEXAGON_Vect512 test6(void *in, void *out) { |
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| 53 | HEXAGON_Vect512 v1, v2; |
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| 54 | HEXAGON_Vect512 *p; |
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| 55 | |
|---|
| 56 | p = (HEXAGON_Vect512 *)in; |
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| 57 | v1 = *p++; |
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| 58 | v2 = *p++; |
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| 59 | |
|---|
| 60 | return __builtin_HEXAGON_V6_vrotr(v1, v2); |
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| 61 | } |
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| 62 | |
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| 63 | // CHECK-LABEL: @test7 |
|---|
| 64 | // CHECK: call <16 x i32> @llvm.hexagon.V6.vsatdw(<16 x i32> %{{[0-9]+}}, <16 x i32> %{{[0-9]+}}) |
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| 65 | HEXAGON_Vect512 test7(void *in, void *out) { |
|---|
| 66 | HEXAGON_Vect512 v1, v2; |
|---|
| 67 | HEXAGON_Vect512 *p; |
|---|
| 68 | |
|---|
| 69 | p = (HEXAGON_Vect512 *)in; |
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| 70 | v1 = *p++; |
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| 71 | v2 = *p++; |
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| 72 | |
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| 73 | return __builtin_HEXAGON_V6_vsatdw(v1, v2); |
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| 74 | } |
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| 75 | |
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| 76 | // CHECK-LABEL: @test8 |
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| 77 | // CHECK: call <32 x i32> @llvm.hexagon.V6.vasr.into(<32 x i32> %{{[0-9]+}}, <16 x i32> %{{[0-9]+}}, <16 x i32> %{{[0-9]+}}) |
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| 78 | HEXAGON_Vect1024 test8(void *in1, void *in2, void *out) { |
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| 79 | HEXAGON_Vect512 v1, v2; |
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| 80 | HEXAGON_Vect512 *p1; |
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| 81 | HEXAGON_Vect1024 *p2; |
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| 82 | HEXAGON_Vect1024 vr; |
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| 83 | |
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| 84 | p1 = (HEXAGON_Vect512 *)in1; |
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| 85 | v1 = *p1++; |
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| 86 | v2 = *p1++; |
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| 87 | p2 = (HEXAGON_Vect1024 *)in2; |
|---|
| 88 | vr = *p2; |
|---|
| 89 | |
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| 90 | return __builtin_HEXAGON_V6_vasr_into(vr, v1, v2); |
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| 91 | } |
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| 92 | |
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